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Auch außerhalb Mitteleuropas ist CADFEM aktiv. Mit eigenen Gesellschaften und Beteiligungen an hochspezialisierten CAE-Firmen in Europa, USA, Asien und Nordafrika.

CADFEM esocaet steht für fundierte Weiterbildung im Bereich Computer Aided Engineering. Vom Seminar bis zum Masterstudiengang. Upgrade your work, upgrade your life.

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Sanity Check - Schnell zum funktionierenden Layout

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​Mit einfachen Mitteln Redesign‘s vermeiden um Ressourcen zu schonen und schneller am Markt zu sein

​Bei den heutigen komplexen Elektronik-Baugruppen, ist das Vermeiden von EMV oder SI/PI-Problemen eine anspruchsvolle Aufgabe. Designregeln sind die Grundlagen für alles, eine sichere Bewertung eines Designs wird erst durch automatische simulationsgestützte Überprüfungen möglich.
Dabei ist es notwendig, Bereiche mit Impedanz-Fehlanpassung (z. B. Routing über Schlitze, Padstacks/Antipads …) und Übersprechen von Signalen im Design zu identifizieren. Schon das Verletzen einer Impedanzvorgabe bei der Clockleitung eines Speicherbausteins, kann zur Folge haben, dass das gesamte Design nicht in Betrieb genommen werden kann. Desweiteren können viele EMV Effekte durch geschickte Vermeidung von Resonanzen im Versorgungsnetzwerk unterdrückt werden.
In diesem Webinar wird der Sanity Check vorgestellt, bei dem durch gezielte Verwendung von automatischen, simulationsgestützten Checks, das Risiko von Redesign um mind. 70% reduziert wird. Durch einfach handhabbare und erprobte Vorgehensweisen, wird das Risiko SI/PI und EMV-Probleme erst nach Erstellung eines Prototyps zu erkennen, deutlich geringer. Auf diese Weise lassen sich Entwicklungszeiten berechenbarer planen und einhalten.

ZIELGRUPPE

​PCB Layouter/Designer,Hardwareentwickler, Abteilungsleiter Entwicklung

Agenda

• Erkennen/Beheben von Resonanzen im Stromversorgungssytem

• Kontrolle der Impedanz angepassten Signalnetze

• Ermittlung von Übersprechen zwischen Signalnetzen


TEILNEHMERHINWEIS

​Anmeldungen für ein Webinar sind bis zum Vorabend 17:00 Uhr möglich. Information-Webinare.pdf